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明基環(huán)保
PCIe 4.0還在普及階段，PCIe 5.0尚未到來，PCIe 6.0標準規(guī)范還沒完成，廠商們就已經迫不及待出方案了。Synopsys(新思科技)宣布，推出完整的PCIe 6.0 IP方案，包括控制器、PHY物理層、驗證IP，可供PCIe 6.0 SoC設計早期開發(fā)之用。
它基于Synopsys廣受好評的DesignWare IP PCIe 5.0方案，完整支持PCIe 6.0標準特性，包括64GT/s PAM-4信號調制、FLIT模式、L0p低功耗模式等等，可滿足HPC高性能計算、AI、存儲SoC等應用領域對于延遲、帶寬、能效的各種需求。
為了實現(xiàn)吞吐量的大化、延遲的小化，Synopsys PCIe 6.0控制器采用了“MultiStream”(多流)架構，性能可達單流架構的高2倍，并且還有1024-bit寬度架構，可以在關閉1GHz時序的同時，達到64GT/s x16的高帶寬，還優(yōu)化了多數(shù)據源、多虛擬通道環(huán)境。
此外，新方案使用了獨特的自適應DSP算法，支持早期SoC開發(fā)，優(yōu)化模擬和數(shù)字均衡，無論何種通道下都能獲得較佳能效，并且基于專利診斷功能，可確保幾乎零宕機時間。
值得一提的是，PHY物理層還使用了先進的5nm工藝，搭配獨特的模擬和DSP技術，可將功耗降低20%。
Synopsys PCIe 6.0 IP方案中的驗證IP現(xiàn)已可用，控制器、PHY物理層計劃在今年第三季度提供早期試用。
PCIe 6.0標準規(guī)范目前還在制定中，計劃在今年正式發(fā)布，按照傳統(tǒng)繼續(xù)讓I/O帶寬翻番達到64GT/s，應用到實際中，PCIe 6.0 x1單向實際帶寬8GB/s，PCIe 6.0 x16單向帶寬128GB/s、雙向帶寬256GB/s。
PCIe 6.0將延續(xù)PCIe 3.0時代引入的128b/130b編碼方式，但加入全新的脈沖幅度調制PAM4，取代PCIe 5.0 NRZ，可以在單個通道、同樣時間內封包更多數(shù)據，以及低延遲前向糾錯(FEC)和相關機制，以改進帶寬效率。
(原標題：SynopsysPCIe 6.0完整方案：用上5nm工藝)
浙公網安備 33010602000006號
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